Логическое проектирование и верификация систем на SystemVerilog - PDF

Скачать полную версию книги "Логическое проектирование и верификация систем на SystemVerilog - PDF"

Логическое проектирование и верификация систем на SystemVerilog - Томас Дональд
Книга посвящена SystemVerilog - языку описания аппаратуры, используемому для моделирования электронных систем. Разработчики SystemVerilog сделали его синтаксис похожим на синтаксис языка С, что упрощает его освоение. В современных подходах к проектированию аппаратуры проверка модели (верификация) не менее важна, чем ее разработка. SystemVerilog предлагает конструкции, позволяющие лучше отразить инженерный замысел в моделях, программные абстракции, упрощающие разработку тестовых окружений, утверждения, обеспечивающие проверку поведения сложных систем, а также средства измерения функционального покрытия в процессе верификации.

Описание языка дается вместе с материалом по логическому проектированию, так что книга может использоваться в качестве учебного пособия для курсов цифровой схемотехники и архитектуры компьютеров.

Издание будет полезно студентам, проходящим вводный курс цифровой схемотехники, а также разработчикам, которые знакомы с Verilog или VHDL, но желают освежить свои навыки или нуждаются в кратком справочнике по SystemVerilog.
Предполагается, что у читателя есть базовая подготовка в области схемотехники и программирования.


42
Просмотры
0
Лайкнули

Лицензии:

  • CC BY-NC-SA 3.0 PH
  • Ссылка автора не требуется

Поделиться в сетях

Информация о книге:

Комментарии (0) Добавить

Кликните на изображение чтобы обновить код, если он неразборчив
Комментариев пока нет. Ваш комментарий будет первым!